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93C76/86
FIGURE 3-1:
SYNCHRONOUS DATA TIMING
CS
CLK
V IH
V IL
V IH
V IL
T DIS
T CSS
T DIH
T CKH
T CKL
T CSH
DI
V IH
DO
(Read)
V IL
V OH
V OL
T SV
T PD
T PD
T CZ
T CZ
DO
V OH
(Program) V OL
The memory automatically cycles to the next register.
Status Valid
FIGURE 3-2:
READ
T CSL
CS
CLK
DI
1
1
0
A N
...
A 0
DO
High-impedance
0
D N
...
D 0
D N
...
D 0
FIGURE 3-3:
EWEN
CS
CLK
EWEN
T CSL
DI
1
0
0
1
1
x
...
x
ORG = V CC , 8 X’S
ORG = V SS , 9 X’S
? 2004 Microchip Technology Inc.
DS21132E-page 7
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